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課程概述
集成電路是現代電子系統裡必不可少的組成部分之一。數字集成電路的設計過程包括前端設計和後端設計。在前端設計階段，在完成數字系統架構和算法設計的基礎上，主要進行寄存器傳輸轉換級(Register
Transfer Level, RTL)代碼設計，邏輯綜合生成門級網表；後端設計包含版圖佈局規劃、標準磚單元放置和布線、版圖生成與檢查等。 本課程介紹了
IC設計流程及設計方法、VHDL及Verilog語言的基本知識、仿真工具、綜合的基本概念及工具使用。
教學單元
1 課程準備：Quartus II軟件的下載
軟件下載說明
2 1、集成電路的發展
a) 集成電路的應用及市場
b)集成電路的製造過程
c)從CPU的發展看IC的進展
d)從行業的發展看IC的進展
e)從ISSCC看IC的發展方向
3 2、數字集成電路設計方法
a)數字系統的實現方法 （ASSP/FPGA/ASIC的對比）
b)組合邏輯電路
c)時序邏輯電路(1)
d)時序邏輯電路(2)
4 3、Verilog語法
a)Verilog的歷史和學習要點
b)端口、信號及數據類型
c)邏輯電平及數據操作
d)Assign 語句
e)Assign 舉例
f)Always
g)阻塞與非阻塞賦值
h)D觸發器的描述
i）時序電路的設計
j) 面向測試的Verilog語法（1）
k) 面向測試的Verilog語法（2）
5 4、電路設計實例
a)電路設計實例1
b)電路設計實例2
c)電路設計實例3
6 5、Modelsim仿真工具
Modelsim仿真
7 6、Quartus工具
a)綜合及相關基本概念
b)綜合及優化
c)門級仿真
d)Quartus綜合及分析（1）
e)Quartus綜合及分析（2）
f）Quartus綜合及分析（3）
g）Quartus綜合及分析（4）
課程列表
名稱 時間長度
第01講Quartus II軟件下載教程 00:05:14
第02講1-1集成電路應用及市場 00:09:26
第03講1-2 集成電路的製造過程 00:11:41
第04講1-3從CPU的發展看IC的進展 00:06:29
第05講從行業的發展看IC的進展 00:16:34
第06講從ISSCC看IC的發展方向 00:06:14
第07講數字系統的實現方 00:20:33
第08講組合邏輯電路 00:12:34
第09講2-3時序邏輯電路的設計方法 （一） 00:21:42
第10講2-3時序邏輯電路的設計方法 （二） 00:16:44
第11講Verilog的歷史和學習要點 00:07:19
第12講端口信號及數據類型 00:16:49
第13講邏輯電平及數據操作 00:07:51
第14講3-1-4assign語句 00:14:13
第15講3-1-5 Assign 舉例 00:13:25
第16講3-1-6 Always 00:16:33
第17講阻塞與非阻塞賦值 00:26:03
第18講)D觸發器的描述 00:11:56
第19講時序電路的設計 00:26:31
第20講3-3-1面向測試的Verilog語法（1） 00:16:19
第21講3-3-2 面向測試的Verilog語法（2） 00:21:28
第22講電路設計實例1 00:16:59
第23講電路設計實例2 00:35:39
第24講電路設計實例3 00:36:35
第25講Modelsim仿真 00:26:39
第26講綜合及相關基本概念 00:30:05
第27講綜合及優化 00:38:19
第28講門級仿真 00:13:59
第29講Quartus綜合及分析（1） 00:26:27
第30講Quartus綜合及分析（2） 00:10:48
第31講Quartus綜合及分析（3） 00:17:01
第32講Quartus綜合及分析（4） 00:16:48
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本課程(全集)播放列表:
SR_8612